PROPOSTA di TESI

Progetto e valutazione di un memory BIST per embedded DRAM

Contatti Ing. Paolo Bernardi (paolo.bernardi@polito.it),                                                                                 Ing. Michelangelo Grosso (michelangelo.grosso@polito.it)                                                                WWW.CAD.POLITO.IT Prof. Matteo Sonza Reorda (matteo.sonzareorda@polito.it) Durata 4 mesi a tempo pieno, o equivalente Descrizione L'argomento della tesi è il collaudo di memorie DRAM, sia in ambito System-on-chip (embedded DRAM) che in ambito System-in-Package (stacked DRAM). Il lavoro di tesi proposto consiste nella realizzatione di un circuito di self-test, chiamato SCRAM-BIST, che tenga in considerazione i parametri di scrambling della memoria collaudata. La tesi proposta consiste nell'uso di strumenti di programmazione VHDL, sintesi e simulazione. A discrezione del candidato, la tesi può essere svolta: presso il laboriatorio di ricerca 3 del dip. di Automatica e Informatica del Politecnico di Torino (lab3) - PC fornito dal gruppo di ricerca; utilizzando i server a disposizione tramite collegamento remoto. Prerequisiti Buona capacità di programmazione in linguaggio VHDL E' apprezzata la conoscenza di base delle tecniche di collaudo